第1章 計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)概論
1.1 概述
1.1.1 計(jì)算機(jī)系統(tǒng)組成與系統(tǒng)結(jié)構(gòu)的概念
1.1.2 語言與系統(tǒng)結(jié)構(gòu)設(shè)計(jì)
1.1.3 軟件與系統(tǒng)結(jié)構(gòu)設(shè)計(jì)
1.1.4 應(yīng)用需求與系統(tǒng)結(jié)構(gòu)設(shè)計(jì)
1.1.5 器件與系統(tǒng)結(jié)構(gòu)設(shè)計(jì)
1.2 計(jì)算機(jī)系統(tǒng)的分類
1.2.1 應(yīng)用分類
1.2.2 結(jié)構(gòu)分類
1.2.3 并行性分類
1.3 計(jì)算機(jī)指令集系統(tǒng)結(jié)構(gòu)
1.3.1 指令系統(tǒng)設(shè)計(jì)
1.3.2 指令的數(shù)據(jù)訪問方式
1.3.3 指令設(shè)計(jì)風(fēng)格
1.4 計(jì)算機(jī)的性能評價(jià)
1.4.1 性能的衡量
1.4.2 性能的簡單分析
1.4.3 性能的模擬
1.4.4 性能的測試
1.4.5 性能評價(jià)結(jié)果的統(tǒng)計(jì)和比較
1.4.6 阿姆達(dá)爾定律
習(xí)題

第2章 計(jì)算機(jī)微觀系統(tǒng)結(jié)構(gòu)
2.1 指令級并行性
2.1.1 基本的指令流水線
2.1.2 指令的相關(guān)性
2.2 動態(tài)指令調(diào)度
2.2.1 基本思想
2.2.2 記分牌方法
2.2.3 Tomasulo調(diào)度法
2.3 分支預(yù)測
2.3.1 分支預(yù)測
2.3.2 分支目標(biāo)緩存
2.4 多重啟動
2.5 推測執(zhí)行
2.6 靜態(tài)指令調(diào)度
2.6.1 靜態(tài)指令調(diào)度
2.6.2 靜態(tài)多重指令啟動
2.6.3 軟件流水
2.7 靜態(tài)全局指令調(diào)度
2.7.1 路徑調(diào)度
2.7.2 全局指令調(diào)度
2.7.3 條件指令
2.8 微觀系統(tǒng)結(jié)構(gòu)實(shí)例
2.8.1 P6微系統(tǒng)結(jié)構(gòu)
2.8.2 奔騰4的NetBurst微系統(tǒng)結(jié)構(gòu)
2.8.3 SSE技術(shù)
2.8.4 Core微系統(tǒng)結(jié)構(gòu)
2.8.5 IA64系統(tǒng)結(jié)構(gòu)
習(xí)題

第3章 計(jì)算機(jī)存儲系統(tǒng)
3.1 主存儲器
3.2 cache
3.2.1 cache的地址映像
3.2.2 cache的替換策略
3.2.3 cache的更新策略
3.2.4 cache的性能評價(jià)
3.3 輔助cache
3.3.1 寫緩存
3.3.2 蹤跡cache
3.3.3 替換cache
3.3.4 偽相聯(lián)cache
3.3.5 cache預(yù)取
3.4 多級cache
3.5 虛擬存儲器與cache
3.5.1 虛擬存儲器
3.5.2 實(shí)地址cache
3.5.3 虛地址cache
習(xí)題

第4章 輸入/輸出系統(tǒng)
4.1 輸入/輸出系統(tǒng)結(jié)構(gòu)
4.1.1 輸入/輸出總線
4.1.2 交換式輸入/輸出結(jié)構(gòu)
4.1.3 輸入/輸出系統(tǒng)的性能
4.2 海量存儲系統(tǒng)
4.2.1 RAID系統(tǒng)
4.2.2 存儲域網(wǎng)絡(luò)
4.3 輸入/輸出總線實(shí)例
4.3.1 USB總線
4.3.2 PCI Express總線
習(xí)題

第5章 并行計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)
5.1 并行處理器系統(tǒng)
5.1.1 集中式和分布式存儲器系統(tǒng)
5.1.2 均勻訪存與非均勻訪存系統(tǒng)
5.1.3 芯片級并行系統(tǒng)與系統(tǒng)級并行系統(tǒng)
5.1.4 并行處理器系統(tǒng)的性能
5.2 并行計(jì)算機(jī)的互聯(lián)網(wǎng)絡(luò)
5.2.1 互聯(lián)網(wǎng)絡(luò)的分類
5.2.2 互聯(lián)網(wǎng)絡(luò)的特性
5.2.3 靜態(tài)互聯(lián)網(wǎng)絡(luò)
5.2.4 動態(tài)互聯(lián)網(wǎng)絡(luò)
5.3 芯片級并行性
5.3.1 多線程并行性
5.3.2 多核并行性
5.3.3 芯片級互聯(lián)網(wǎng)絡(luò)
5.3.4 并行處理器芯片實(shí)例
5.4 系統(tǒng)級并行性
5.4.1 板級并行系統(tǒng)
5.4.2 集群并行系統(tǒng)
5.4.3 分布式系統(tǒng)
習(xí)題

第6章 并行計(jì)算機(jī)的同步與通信
6.1 并行計(jì)算機(jī)系統(tǒng)的通信
6.1.1 共享存儲器通信
6.1.2 互聯(lián)網(wǎng)絡(luò)的消息傳遞通信
6.2 cache與存儲器數(shù)據(jù)一致性
6.2.1 cache一致性概念
6.2.2 總線監(jiān)測方法
6.2.3 目錄表方法
6.2.4 存儲器數(shù)據(jù)一致性
6.2.5 支持?jǐn)?shù)據(jù)一致性的通信接口
6.3 并行計(jì)算機(jī)的同步
6.3.1 硬件原語
6.3.2 用一致性機(jī)制實(shí)現(xiàn)鎖
6.3.3 屏障同步
6.3.4 事務(wù)存儲器
6.3.5 同步與多線程
6.4 并行計(jì)算機(jī)程序的軟件支持
6.4.1 并行程序的概念
6.4.2 OpenMP
6.4.3 MPI
6.4.4 其他并行程序軟件工具
習(xí)題
參考文獻(xiàn)