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本書采用數(shù)字邏輯基礎、組合邏輯電路、時序邏輯電路、系統(tǒng)綜合設計的組織結構，首先介紹數(shù)字邏輯基礎知識，然后討論組合、時序邏輯電路的分析和設計方法，同時將邏輯電路的門電路實現(xiàn)、PLD實現(xiàn)、HDL描述作為數(shù)字電路的不同實現(xiàn)方式進行有機融合，比較全面地講解數(shù)字電路的理論和實現(xiàn)方法。
全書共9章，第1章、第2章主要介紹數(shù)字邏輯理論基礎與布爾函數(shù)的邏輯實現(xiàn)，包括信息的數(shù)字化表示、布爾代數(shù)的基本理論和方法，小、中、大規(guī)模器件的類型和實現(xiàn)數(shù)字電路的基本原理和方法；第3章～第6章詳細討論組合邏輯電路、時序邏輯電路與觸發(fā)器、同步時序邏輯電路、異步時序邏輯電路，并結合實例介紹用門電路、PLD、HDL描述實現(xiàn)組合邏輯電路和時序邏輯電路的方法；第7章、第8章主要介紹數(shù)字集成電路和脈沖產生與整形電路，包括開關元件、門電路、可編程邏輯器件(PROM、PLA、PAL、GAL)、復雜可編程邏輯器件(CPLD)及現(xiàn)場可編程門陣列(FPGA)的基本工作原理、結構、發(fā)展與繼承關系、各自實現(xiàn)數(shù)字電路方法的異同，以及數(shù)字信號的產生與整形變換電路；第9章主要介紹數(shù)字系統(tǒng)綜合設計，通過一個完整的實例，分析數(shù)字系統(tǒng)的層次化設計過程，用不同規(guī)模邏輯器件實現(xiàn)數(shù)字系統(tǒng)的方法以及數(shù)字電路的仿真測試方法。
本書可作為高等院校計算機科學與技術、電子工程、自動控制等專業(yè)的教材，也可供相關從業(yè)者學習參考。

數(shù)字邏輯與數(shù)字系統(tǒng)設計是計算機類專業(yè)的一門重要專業(yè)基礎課，是計算機硬件相關后繼課程的基礎，尤其是處理器及計算機電路設計的基礎。
隨著現(xiàn)代電子技術飛速發(fā)展，新技術、新器件的不斷出現(xiàn)，數(shù)字集成電路經歷了小規(guī)模的門電路、大規(guī)模的可編程邏輯器件，以及現(xiàn)代超大規(guī)模的CPLD和FPGA。以可編程ASIC為代表的數(shù)字系統(tǒng)設計方法是未來的發(fā)展趨勢。系統(tǒng)地掌握數(shù)字系統(tǒng)的基本理論和全面的數(shù)字電路設計與分析方法，是計算機專業(yè)學生進行后續(xù)課程學習和研究的基本要求，也是現(xiàn)代社會相關行業(yè)就業(yè)的需要。雖然實現(xiàn)數(shù)字電路的方法很多且時間跨度較大，但其基礎仍然是數(shù)字邏輯的基本理論和方法�，F(xiàn)代數(shù)字系統(tǒng)實現(xiàn)方法比傳統(tǒng)電路實現(xiàn)方法復雜，需要HDL支持，如何在有限的學時內系統(tǒng)地組織教學內容是本書的主旨之一。
本書采用數(shù)字邏輯基礎、組合邏輯電路、時序邏輯電路、系統(tǒng)綜合設計的組織結構，將數(shù)字邏輯的門電路實現(xiàn)、PLD實現(xiàn)、HDL描述作為數(shù)字電路的不同實現(xiàn)方式進行有機融合，全面講解數(shù)字電路的理論和實現(xiàn)方法。數(shù)字邏輯基礎理論主要討論電路模型的建立過程；數(shù)字電路實現(xiàn)分別介紹用基本門電路、PLD器件及HDL描述實現(xiàn)數(shù)字電路的方法。采用這種組織結構既體現(xiàn)了基礎理論對電路設計的重要性，也體現(xiàn)了傳統(tǒng)的電路實現(xiàn)方法和現(xiàn)代電路實現(xiàn)技術的結合，讓學習者既系統(tǒng)掌握了基本理論，也全面掌握了數(shù)字電路設計技術，適應器件技術未來的發(fā)展趨勢�；A理論采用精講的方法介紹，詳細分析電路模型的建立過程；電路實現(xiàn)主要講解用不同器件實現(xiàn)電路的基本技能，重點介紹與電路實現(xiàn)相關的關鍵和常用技術，通過教材的拋磚引玉，引導學生自行查閱相關實用教程，進一步了解電路實現(xiàn)的高級技能與技巧，以滿足就業(yè)后的職業(yè)需求。
本教材的教學內容可根據(jù)不同的教學目標進行選擇性教學。全書教學學時建議安排64學時，對于不涉及具體器件技術的教學方式可去掉第7章和第8章的教學內容，建議56學時；對于只講數(shù)字邏輯理論和數(shù)字電路門電路實現(xiàn)的教學方式，可進一步去掉各章的可編程邏輯器件和VHDL實現(xiàn)部分，建議48學時。教材包含數(shù)字系統(tǒng)綜合設計，建議采用課程設計方式完成課程實驗，也可采用分散實驗方式，只安排門電路、觸發(fā)器實現(xiàn)的組合、時序邏輯電路實驗內容。
本書由翟學明、王曉霞、曹錦綱、熊海軍編著。在本書的編寫過程中，得到了華北電力大學計算機系魯斌教授和許多同事的關心和支持，兄弟院校的許多老師對該書內容的組織提出了寶貴的意見，在此表示衷心的感謝。同時，清華大學出版社的相關編校人員為本書的出版給予了大力支持，借此機會表達深深的謝意。

作者
2024年9月

第1章數(shù)字邏輯基礎/1
1.1數(shù)字系統(tǒng)概述1
1.2信息的二進制表示3
1.2.1進位計數(shù)制與進制轉換3
1.2.2帶符號二進制小數(shù)的表示方法6
1.2.3數(shù)的定點與浮點表示法8
1.2.4字符的二進制表示9
1.2.5可靠性編碼11
1.3布爾代數(shù)的基本概念12
1.3.1布爾函數(shù)及真值表12
1.3.2布爾函數(shù)的基本運算13
1.3.3布爾函數(shù)的常用運算14
1.4布爾代數(shù)的公式、定理和規(guī)則15
1.4.1公式15
1.4.2定理17
1.4.3規(guī)則17
1.5布爾函數(shù)的形式及變換18
1.5.1積之和與和之積形式18
1.5.2標準積之和與標準和之積20
1.5.3布爾函數(shù)的與非、或非、與或非及異或表示23
1.5.4完全確定布爾函數(shù)與不完全確定布爾函數(shù)25
1.6布爾函數(shù)的代數(shù)化簡26
1.6.1與或式的代數(shù)化簡26
1.6.2或與式的代數(shù)化簡27
1.7布爾函數(shù)的卡諾圖化簡28
1.7.1真值表的卡諾圖表示28
1.7.2卡諾圖化簡的實質28
1.7.3布爾函數(shù)在卡諾圖上的表示31
1.7.4卡諾圖化簡方法31
1.7.5卡諾圖化簡實例33
1.8多輸出布爾函數(shù)的化簡37
本章小結38
習題138
第2章布爾函數(shù)的邏輯實現(xiàn)/44
2.1布爾函數(shù)的門電路實現(xiàn)44
2.1.1邏輯門電路符號45
2.1.2布爾函數(shù)的門電路實現(xiàn)45
2.1.3集成邏輯門電路47
2.2布爾函數(shù)的門陣列實現(xiàn)50
2.2.1可編程邏輯器件簡介50
2.2.2布爾函數(shù)的門陣列實現(xiàn)原理51
2.2.3可編程門陣列符號52
2.2.4布爾函數(shù)的門陣列實現(xiàn)53
2.3數(shù)字電路的VHDL描述55
2.3.1VHDL概述56
2.3.2VHDL程序的基本結構56
2.3.3VHDL的基本語言元素63
2.3.4VHDL的順序語句72
2.3.5VHDL的并發(fā)語句78
2.3.6VHDL的子程序82
2.3.7VHDL的3種描述方式83
2.3.8VHDL描述示例84
2.3.9VHDL模塊的功能仿真測試88
本章小結89
習題290
第3章組合邏輯電路/91
3.1組合邏輯電路概述91
3.1.1組合邏輯電路模型及特點91
3.1.2組合邏輯電路的描述方法91
3.2組合邏輯電路設計93
3.2.1組合邏輯電路設計過程93
3.2.2組合邏輯電路設計舉例93
3.3組合邏輯電路分析101
3.4常用組合邏輯電路的分析與應用102
3.4.1二進制加法器102
3.4.2編碼器108
3.4.3譯碼器112
3.4.4數(shù)據(jù)選擇器114
3.4.5數(shù)據(jù)分配器116
3.4.6數(shù)值比較器117
3.5組合邏輯電路的競爭與險象120
3.5.1組合險象120
3.5.2組合險象的發(fā)現(xiàn)和消除122
3.6用VHDL描述組合邏輯電路124
3.6.1用VHDL描述組合邏輯電路的基本方法124
3.6.2用VHDL描述組合邏輯電路舉例125
本章小結127
習題3127
第4章時序邏輯電路與觸發(fā)器/132
4.1時序機與時序邏輯電路132
4.1.1時序機132
4.1.2時序邏輯電路135
4.2鎖存器136
4.2.1交叉耦合反相器構成的雙穩(wěn)態(tài)電路136
4.2.2基本RS鎖存器137
4.2.3門控RS鎖存器139
4.2.4JK鎖存器140
4.2.5D鎖存器141
4.2.6CMOS傳輸門構成的D鎖存器142
4.3鎖存器的空翻現(xiàn)象與觸發(fā)器的邊沿觸發(fā)142
4.4主從觸發(fā)器143
4.4.1主從RS觸發(fā)器143
4.4.2主從JK觸發(fā)器144
4.4.3主從D觸發(fā)器146
4.5邊沿觸發(fā)器147
4.5.1正邊沿觸發(fā)的維持阻塞型D觸發(fā)器147
4.5.2負邊沿觸發(fā)的延遲型JK觸發(fā)器150
4.6T觸發(fā)器153
4.7集成觸發(fā)器155
4.7.1集成RS鎖存器155
4.7.2集成D鎖存器156
4.7.3集成JK觸發(fā)器157
4.7.4集成D觸發(fā)器158
4.8觸發(fā)器的VHDL描述160
4.8.1VHDL描述時序電路的相關知識160
4.8.2觸發(fā)器的VHDL描述162
4.8.3基本RS鎖存器的VHDL描述163
本章小結164
習題4164
第5章同步時序邏輯電路/168
5.1同步時序邏輯電路概述168
5.1.1同步時序邏輯電路模型及特點168
5.1.2同步時序邏輯電路的描述方法169
5.2同步時序邏輯電路的設計170
5.2.1建立原始狀態(tài)圖和原始狀態(tài)表171
5.2.2狀態(tài)表化簡174
5.2.3狀態(tài)分配181
5.2.4用集成觸發(fā)器和邏輯器件實現(xiàn)183
5.2.5電路的掛起與自啟動186
5.3同步時序邏輯電路的設計舉例191
5.4同步時序邏輯電路的分析202
5.5常用同步時序邏輯電路205
5.5.1寄存器205
5.5.2計數(shù)器206
5.5.3節(jié)拍信號發(fā)生器209
5.6同步時序邏輯電路的VHDL描述210
5.6.1用VHDL的3種風格描述同步時序邏輯電路210
5.6.2用VHDL描述同步計數(shù)器215
本章小結216
習題5216
第6章異步時序邏輯電路/223
6.1異步時序邏輯電路概述223
6.2脈沖異步時序邏輯電路224
6.2.1脈沖異步時序邏輯電路的設計224
6.2.2脈沖異步時序邏輯電路的分析227
6.3電平異步時序邏輯電路230
6.3.1電平異步時序邏輯電路概述230
6.3.2電平異步時序邏輯電路的設計234
6.3.3電平異步時序邏輯電路的分析242
本章小結245
習題6245
第7章數(shù)字集成邏輯電路/249
7.1數(shù)字集成電路概述249
7.1.1數(shù)字集成電路的發(fā)展歷史249
7.1.2數(shù)字集成電路的分類249
7.2集成邏輯門電路250
7.2.1邏輯值的物理量表示251
7.2.2半導體器件的開關特性251
7.2.3TTL基本邏輯門電路256
7.2.4TTL集成邏輯門電路258
7.2.5MOS集成門電路261
7.2.6OC門、OD門與三態(tài)門264
7.2.7集成邏輯門電路的工作特性與參數(shù)268
7.2.8集成邏輯門電路的使用常識271
7.2.9數(shù)字電路的實現(xiàn)、連接與測試273
7.3PLD器件274
7.3.1PLD器件的分類275
7.3.2SPLD器件基本結構276
7.3.3SPLD器件類型281
7.3.4用SPLD器件實現(xiàn)數(shù)字電路288
7.4CPLD、FPGA器件及EDA開發(fā)292
7.4.1CPLD、FPGA器件概述292
7.4.2基于PT結構的CPLD293
7.4.3基于LUT結構的FPGA295
7.4.4IP核303
7.4.5EDA開發(fā)流程303
本章小結306
習題7306
第8章脈沖產生與整形電路/313
8.1555時基電路313
8.1.1555定時器的基本組成及功能313
8.1.2555定時器的工作原理315
8.2施密特觸發(fā)器315
8.2.1施密特觸發(fā)器的滯回觸發(fā)特性315
8.2.2由555定時器構成的施密特觸發(fā)器316
8.2.3由TTL、COMS門電路構成的施密特觸發(fā)器317
8.2.4集成施密特觸發(fā)器及其應用317
8.3單穩(wěn)態(tài)觸發(fā)器318
8.3.1由555定時器構成的單穩(wěn)態(tài)觸發(fā)器318
8.3.2集成單穩(wěn)態(tài)觸發(fā)器320
8.3.3單穩(wěn)態(tài)觸發(fā)器的應用321
8.4多諧振蕩器322
8.4.1由555定時器構成的RC多諧振蕩器322
8.4.2石英晶體振蕩器323
本章小結325
習題8325
第9章數(shù)字系統(tǒng)綜合設計/331
9.1數(shù)字系統(tǒng)的層次化設計方法331
9.1.1數(shù)字系統(tǒng)的層次化描述331
9.1.2數(shù)字系統(tǒng)的層次化設計表示方法332
9.1.3數(shù)字系統(tǒng)的設計過程334
9.2數(shù)字時鐘的層次化結構設計334
9.2.1問題的提出334
9.2.2系統(tǒng)分析與頂層設計334
9.2.3功能級層次化描述336
9.2.4計時模塊的功能細化341
9.2.5鬧鐘模塊的功能細化344
9.2.6顯示控制模塊的功能細化346
9.2.7數(shù)字時鐘的層次化設計結構348
9.3數(shù)字時鐘的邏輯電路實現(xiàn)348
9.3.1第一層次設計的邏輯電路實現(xiàn)349
9.3.2第二層次設計的邏輯電路實現(xiàn)350
9.3.3計時模塊的邏輯電路實現(xiàn)358
9.3.4鬧鐘模塊的邏輯電路實現(xiàn)362
9.3.5顯示控制模塊的邏輯電路實現(xiàn)363
9.4數(shù)字時鐘的VHDL描述366
9.4.1第一層次設計的VHDL描述366
9.4.2第二層次設計的VHDL描述372
9.4.3計時模塊的VHDL描述379
9.4.4鬧鐘模塊的VHDL描述383
9.4.5顯示控制模塊的VHDL描述384
9.5數(shù)字時鐘的仿真測試386
9.5.1數(shù)字時鐘邏輯電路的仿真測試386
9.5.2數(shù)字時鐘VHDL的功能仿真測試389
本章小結392
習題9393
參考文獻/395

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