EDA技術(shù)（第2版）（高職高專電子信息專業(yè)系列教材）
定 價：34 元
- 作者：吳翠娟、武艷、徐進
- 出版時間：2016/7/21
- ISBN：9787302429678
- 出 版 社：清華大學出版社
- 中圖法分類：TN702
- 頁碼：213
- 紙張：膠版紙
- 版次：2
- 開本：16K
本書共6個項目，分別為認識EDA技術(shù)及可編程邏輯器件；全加器電路設(shè)計；三人多數(shù)表決器電路的VHDL設(shè)計；簡易8路搶答器電路設(shè)計；計時器電路設(shè)計；交通燈控制器電路設(shè)計計。項目的設(shè)置從簡到繁，從原理圖設(shè)計到VHDL設(shè)計，系統(tǒng)介紹CPLG/FPGA的設(shè)計開發(fā)過程。
本書可作為高職高專院校電子信息類專業(yè)的“電子CAD”和“EDA技術(shù)”課程的教材或課程設(shè)計指導書。
（1）普通高等教育“十一五”國家規(guī)劃教材、“十二五”江蘇省高等學校重點教材。
�。�2）實踐型教材，以Quartus II為設(shè)計開發(fā)平臺，附MAX+plus II設(shè)計開發(fā)平臺的使用簡介；項目導向、任務驅(qū)動，輕松實施“教、學、做”一體化。
�。�3）完備的多媒體課件、任務設(shè)計源文件等教材資源。
項目1認識EDA技術(shù)及可編程邏輯器件
任務1.1認識EDA技術(shù)
1.1.1EDA技術(shù)的發(fā)展歷程
1.1.2EDA常用軟件
任務1.2認識可編程邏輯器件
1.2.1可編程邏輯器件分類
1.2.2可編程邏輯器件的發(fā)展
1.2.3可編程邏輯器件主要生產(chǎn)廠商及典型器件
1.2.4可編程邏輯器件的基本結(jié)構(gòu)
1.2.5Altera公司的可編程邏輯器件
項目24位全加器電路設(shè)計
任務2.11位全加器的圖形設(shè)計輸入
2.1.1開發(fā)工具Quartus Ⅱ簡介
2.1.2PLD的設(shè)計開發(fā)流程
2.1.31位全加器的圖形設(shè)計輸入
任務2.21位全加器的設(shè)計編譯與仿真
2.2.1PLD的設(shè)計編譯與設(shè)計仿真
2.2.21位全加器的設(shè)計編譯
2.2.31位全加器的設(shè)計仿真
任務2.31位全加器的硬件設(shè)計
2.3.1PLD的設(shè)計編程與配置
2.3.21位全加器的電路結(jié)構(gòu)
2.3.31位全加器的設(shè)計下載
2.3.41位全加器的硬件設(shè)計與驗證
任務2.44位全加器的層次化圖形設(shè)計
2.4.1底層電路圖形符號的創(chuàng)建與調(diào)用
2.4.24位全加器的層次化圖形設(shè)計輸入
2.4.34位全加器的設(shè)計編譯與功能仿真
2.4.44位全加器的硬件電路與實現(xiàn)
2.4.54位全加器電路設(shè)計中總線的應用
項目33人多數(shù)表決器電路的VHDL設(shè)計
任務3.1認識VHDL語言
3.1.1VHDL語言的程序結(jié)構(gòu)
3.1.2VHDL的數(shù)據(jù)結(jié)構(gòu)
3.1.3全加器的VHDL實體描述
任務3.2基本門電路的VHDL設(shè)計
3.2.1VHDL的結(jié)構(gòu)體描述方式
3.2.2信號賦值語句
3.2.3基本門電路的VHDL設(shè)計
任務3.33人多數(shù)表決器電路設(shè)計
3.3.13人多數(shù)表決器的邏輯行為
3.3.23人多數(shù)表決器的設(shè)計
3.3.33人多數(shù)表決器的硬件電路設(shè)計與實現(xiàn)
項目4簡易8路搶答器電路設(shè)計
任務4.1編碼器的VHDL設(shè)計
4.1.1進程(PROCESS)語句
4.1.2IF語句
4.1.3普通編碼器的VHDL設(shè)計
4.1.4優(yōu)先編碼器的VHDL設(shè)計
任務4.2譯碼器的VHDL設(shè)計
4.2.1變量說明與賦值語句
4.2.2CASE語句
4.2.3普通譯碼器
4.2.4顯示譯碼器
任務4.3搶答組號顯示電路的設(shè)計
4.3.1搶答組號顯示電路的結(jié)構(gòu)
4.3.2搶答組號顯示電路的FPGA設(shè)計
4.3.3搶答組號顯示電路的硬件電路與實現(xiàn)
任務4.4鎖存器的VHDL設(shè)計
4.4.1時鐘信號的表示方法
4.4.2鎖存器的VHDL設(shè)計
4.4.3常用觸發(fā)器的VHDL設(shè)計
任務4.5簡易8路搶答器的設(shè)計
4.5.1搶答組號1~8的顯示電路的FPGA設(shè)計
4.5.2簡易8路搶答器的FPGA設(shè)計
4.5.3簡易8路搶答器的硬件設(shè)計與實現(xiàn)
項目5計時器電路設(shè)計
任務5.1計數(shù)器的VHDL設(shè)計
5.1.1計數(shù)器設(shè)計相關(guān)概念
5.1.2加計數(shù)器的VHDL設(shè)計
5.1.3減計數(shù)器的VHDL設(shè)計
5.1.4可逆計數(shù)器的VHDL設(shè)計
5.1.5計時器中計數(shù)器的VHDL設(shè)計
任務5.2秒脈沖產(chǎn)生電路的VHDL設(shè)計
5.2.1固定分頻器的VHDL設(shè)計
5.2.2可預置分頻器的VHDL設(shè)計
5.2.3占空比為50%的分頻器VHDL設(shè)計
5.2.4秒脈沖產(chǎn)生電路的VHDL設(shè)計
任務5.3動態(tài)掃描顯示電路的設(shè)計
5.3.1塊結(jié)構(gòu)BLOCK語句
5.3.2位碼信號產(chǎn)生電路的VHDL設(shè)計
5.3.3顯示數(shù)據(jù)選擇器的VHDL設(shè)計
5.3.4動態(tài)掃描顯示電路的FPGA設(shè)計
5.3.5動態(tài)掃描顯示電路的硬件設(shè)計
任務5.4計時器電路的設(shè)計
5.4.1元件例化語句
5.4.2計時器電路的結(jié)構(gòu)描述設(shè)計
5.4.3計時器電路的硬件電路與實現(xiàn)
項目6交通燈控制器電路設(shè)計
任務6.1有限狀態(tài)機的VHDL設(shè)計
6.1.1有限狀態(tài)機的基本結(jié)構(gòu)
6.1.2有限狀態(tài)機的VHDL進程結(jié)構(gòu)
6.1.3用戶自定義數(shù)據(jù)類型定義語句
6.1.4串行數(shù)據(jù)檢測器有限狀態(tài)機的VHDL設(shè)計
任務6.2有限狀態(tài)機的圖形化設(shè)計
6.2.1有限狀態(tài)機的圖形化設(shè)計步驟
6.2.2串行數(shù)據(jù)檢測器有限狀態(tài)機的圖形化設(shè)計
任務6.3交通燈控制器的VHDL設(shè)計
6.3.1交通燈控制器的狀態(tài)轉(zhuǎn)換圖
6.3.2倒計時電路的設(shè)計
6.3.3倒計時顯示電路的設(shè)計
6.3.4交通燈控制器主控電路的設(shè)計
6.3.5交通燈控制器的FPGA設(shè)計
附錄全加器的MAX+plusⅡ平臺設(shè)計開發(fā)
參考文獻
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